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2026年Q3半导体与FPGA行业深度观察:能效争议、RISC-V突破与AI基础设施新探索

2026年第三季度,半导体与FPGA领域呈现出多线并进的技术演进态势。从5G基站中FPGA与ASIC的能效争议,到RISC-V向量扩展在FPGA上的AI推理实测…

2026-07-11行业资讯
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基于Vivado HLS的INT8量化边缘AI推理加速设计指南

Quick Start安装 Vivado HLS 2026.1(或更高版本),确保包含 Vitis HLS 组件。准备一个预训练的 Caffe/TensorFl…

2026-07-11技术分享
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FPGA中基于Verilog的AXI4-Stream接口时序收敛设计指南

Quick Start准备Vivado 2023.1及以上版本(或Quartus Prime 22.1+),新建工程,器件选择Xilinx Artix-7 XC…

2026-07-11技术分享
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2026年Q3 FPGA与芯片行业深度观察:算子碎片化、国产EDA、Chiplet、汽车智驾与RISC-V加速器

2026年第三季度,FPGA与芯片行业在AI大模型推理、国产EDA、Chiplet异构集成、汽车电子、RISC-V开源生态以及数据中心内存池化等多个维度迎来关键…

2026-07-11行业资讯
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跨时钟域同步器在FPGA仿真中的常见死锁分析与修复指南

Quick Start:快速搭建仿真环境本指南帮助您在 Vivado 或 Modelsim/Questa 仿真环境中快速复现并修复跨时钟域同步器死锁问题。请按以…

2026-07-11技术分享
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2026年7月FPGA与芯片行业深度观察:5G能效争议、RISC-V AI推理、国产EDA热仿真、大模型梯度压缩、汽车ASIL-D认证与CXL内存池化

2026年7月,FPGA与芯片行业在多个前沿领域迎来密集讨论与突破。从5G基站中FPGA替代ASIC的能效争议,到RISC-V向量扩展在AI推理中的实测表现;从…

2026-07-10行业资讯
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时序约束入门:跨时钟域路径分析与约束实践指南

Quick Start打开Vivado,创建一个新工程(选择目标器件,例如xc7a35tcsg324-1)。添加一个包含两个时钟域(clk_a, clk_b)的…

2026-07-10技术分享
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基于Verilog的AXI4-Lite从机接口设计与验证指南

Quick Start准备环境:安装 Vivado 2022.2 及以上版本,确认仿真器(Xsim 或 ModelSim)可用。创建工程:新建 RTL 工程,选…

2026-07-10技术分享
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2026年7月FPGA与芯片行业深度观察:智驾域控选型争议、国产EDA 7nm突破与RISC-V生态演进

2026年7月,FPGA、芯片与半导体行业迎来多重关键议题:汽车智驾域控中FPGA与ASIC的选型争议因功能安全标准升级再度升温;国产EDA在7nm数字后端布局…

2026-07-10行业资讯
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FPGA 边缘 AI 中 INT8 推理的功耗优化实践指南

Quick Start下载并安装 Vivado ML 2025.2(或更新版本),确保已安装 Vitis AI 3.5 库。打开终端,克隆示例工程:git cl…

2026-07-10技术分享
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2026年Q3 FPGA与芯片行业深度观察:稀疏推理瓶颈、Chiplet UCIe 2.0适配与国产EDA AI加速

2026年第三季度,FPGA与芯片行业在AI大模型推理、Chiplet互连标准以及国产EDA工具链三个维度上迎来了关键进展与挑战。AI大模型稀疏推理在FPGA上…

2026-07-09行业资讯
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Verilog 跨时钟域同步器设计实战:两级触发器 CDC 实现与仿真指南

Quick Start准备环境:安装 Vivado 2023.2(或更高版本),确保支持 SystemVerilog 与 Xilinx 原语。创建工程:新建 R…

2026-07-09技术分享
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